Contoh Program D Flip-Flop Pada VHDL
Diposting oleh
Alfian P Nugroho
Pukul
05.52
Sebuah contoh program vhdl dari D flip-flop edge triggered positif dengan asynchronous Reset:
use ieee.std_logic_1164.all;
entity DFF_RST is
port (CLK, RESET, D : in std_logic;
Q : out std_logic);
end DFF_RST;
architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
begin
if (RESET = ‘1’) then
Q <= ‘0’;
elsif (CLK’event and CLK = ‘1’) then
Q <= D;
end if;
end process;
end BEHAV_DFF;
Langganan:
Posting Komentar (Atom)
Blog Saya
Kata Mutiara
Artikel
Waktu
Sponsor & Iklan
Masukkan Code ini K1-1E6E82-1 untuk berbelanja di KutuKutuBuku.com Enaknya Berbagi
Pengikut
Link ELKOM
Tayangan halaman minggu lalu
Entri Populer
-
Sesuai catatan sejarah, mie pertama kali dibuat di daratan China sekitar 2000 tahun yang lalu pada masa pemerintahan Dinasti Han. Dar...
-
Seven Segment adalah suatu segmen- segmen yang digunakan menampilkan angka. Seven segmen ini tersusun atas 7 batang LED yang disusun membe...
-
Film di samping adalah berceritakan tentang pemain hokie yang tidak percaya adanya seorang peri gigi, akibatnya pemain hokie itu di hukum ka...
-
LINUXKAH OS MU??? Linux atau GNU/Linux adalah sistem operasi bebas yang sangat populer. Istilah Linux atau GNU/Linux (GNU) juga digunakan b...
0 komentar:
Posting Komentar